기술자료

컨트롤러를 사용해서 전원 컨버터를 설계할 때 흔히 하는 실수

글/매튜 제이콥(Mathew Jacob), 텍사스 인스트루먼트 AE


FET을 통합한 컨버터를 사용하던 설계자들이 전류 요구량이 높아지면 컨트롤러를 사용하는 것을 보곤 한다. 이럴 때 마치 운전 시의 사각지대처럼 설계 시에 놓치기 쉬운 몇 가지 문제들이 있다. 본 글에서는 컨트롤러를 사용하는 설계에서 흔히 저지르기 쉬운 실수들과 이러한 실수들을 방지하기 위해서 좋은 방법들을 알려준다.

왜 컨트롤러를 선택하는가?

컨트롤러는 대체로 출력 전류 요구량이 5A를 넘을 때 사용된다. 당연히 가장 큰 이유는 열 관리 때문이다. 또 어떤 경우에는 효율 요건을 충족하기 위해서이기도 하다. 그러기 위해서는 FET 크기에 있어서 유연성이 가능한 컨트롤러를 선택해야 한다. 어떤 경우에는 전류 요구량이 10A에 이를 수도 있다. 컨버터나 컨트롤러나 다 잘 작동하지만, 컨트롤러를 선택하는 것은 재사용이 가능하기 때문이다. 10A 컨트롤러 설계를 FET 및 인덕터와 같은 외부 소자 값을 바꿈으로써 20A 레일로 수정할 수 있다. 이러한 설계를 빌딩 블록으로 삼아서 다양한 출력 전압 및 전류를 제공하도록 할 수 있다. 이러한 빌딩 블록을 또 다른 설계로 복제할 때 다음과 같은 실수를 저지르기 쉽다.

실수 1: 컨트롤러의 VCC 전류 용량, 동작 주파수, 선택한 FET 불일치

예를 들어, TI의 LM3495는 VVLIN5 = 25mA이다. 이것은 내부 4.7V 선형 레귤레이터의 최대 전류 용량이다. 동작 주파수는 1.5MHz로 설정되었고 선택한 제어 FET는 CSD86360Q5D NexFET™이라고 하자. 이 제어 FET의 총 게이트 전하(Qg)는 10nC이고, 동기 FET의 Qg는 23nC이고, 선형 레귤레이터의 전류 요구량은 (Qg_control + Qg_sync) x fSW이다. 그러면 (10 + 23) x 10-9 x 1.5 x 106 = 50mA이다.

50mA의 전류 요구량은 LM3495의 25mA 전류 용량을 초과하므로 선형 레귤레이터 출력을 크게 떨어트릴 것이다. 다시 말해서 FET 게이트 구동 전압이 동작 시에 훨씬 낮아지거나 제로로까지 떨어질 수 있다. 이러한 구성은 LM27403을 사용해야 충족할 수 있을 것이다. LM27403은 VDD/선형 레귤레이터 출력 전류 용량이 106mA이다.

LM3495에 CSD86360Q5D를 사용하려면 LM3495의 내부 선형 레귤레이터 용량 이내로 동작하기 위해서 더 낮은 스위칭 주파수가 필요하다. 예를 들어서 스위칭 주파수를 300kHz로 낮추면 전류 요구량을 10mA로 낮출 수 있다. 그러므로 선택한 MOSFET과 디바이스 내부적 VCC 레귤레이터의 전류 용량이 설계 시 필요한지 확실히 해야 한다.

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[그림 1] LM27403 기반 컨트롤러 디자인의 회로도 예


실수 2: DCR 전류 검출 필터의 소자 값

DCR(직류 저항) 전류 검출 방식에 사용되는 주요 소자들은 그림 1에서 보는 것처럼 RS, CS, RCS, RISET이다.

RISET은 CS- 핀 전류를 토대로 전류 한계 값을 설정한다. 정확한 전류 측정을 위해서는 RS와 CS로 선택하는 값들이 중요하다. 그림 2에서 보듯이, L/RDCR의 시간 상수와 RS x CS를 매칭시킴으로써 CS 상에서 측정되는 전압이 RDCR에서 인덕터 전류를 가지고 측정되는 전압을 정확하게 표현하도록 할 수 있다.

그림 2 설계 목적은, 다음 공식으로 표현된 것처럼 RS와 CS의 RC 시간 상수를 L/RDCR과 같게 하는 것이다:

RS x CS = L/RDCR                   (1)

RS x CS가 L/RDCR과 같으면 검출 커패시터 CS 상에서 구축되는 전압이 인덕터 DCR의 전압 파형을 그대로 나타내게 된다. 검출 네트워크로 낮은 임피던스를 유지하기 위해서 CS에 권장되는 값은 0.1?F 이상의 커패시턴스이다. 그럼으로써 스위치 노드로부터 유입되는 잡음에 대한 취약성을 낮출 수 있다.

전력 인덕터가 DCR이 되도록 낮으면 전력 손실을 최소화할 수 있다. 대체적인 DCR은 0.4m?부터 4m?까지다. 25A의 부하 전류라고 했을 때 CS+ 및 CS- 핀으로 나타나는 전압은 10mV부터 100mV까지 될 수 있다. 이 작은 차이 신호가 큰 공통 모드 신호로 중첩된다. 그런데 이 신호는 DC 출력 전압이다. 이 점이 전류 검출 신호를 처리하는 것을 어렵게 만든다.

고주파 공통 모드 잡음을 제거하기 위해서는, 그림 2에서 보듯이 CS+ 신호 경로로 RISET과 동일한 값의 직렬 저항(RCS)을 추가할 수 있다. CS+ 및 CS-로 작은 필터 커패시터(CCS)를 추가함으로써 전류 검출 신호를 오염시키는 잡음을 감소시킬 수 있다.


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[그림 2] 인덕터 DCR 검출


그러면 1μH 3mΩ 인덕터를 사용한 25A 애플리케이션을 보자. 인덕터의 저역통과 필터(RS, CS)로 적정한 값들을 사용함으로써 2A 피크-대-피크 인덕터 전류로 CS로 6mV를 발생시킬 수 있다(그림 3).

그림 4는 공식 1에서처럼 시간 상수가 매칭되었을 때와 비교해서 시간 상수가 매칭되지 않았을 때를 보여준다. 시뮬레이션 결과를 보면 매칭되지 않았을 경우에 검출 전압으로 큰 오차가 발생된다는 것을 알 수 있다.

실수 3: 과도한 스위치 노드 링잉

스위치 노드 링잉은 두 가지 이유에서 바람직하지 않다:
*  링잉 파형 전압이 전력 MOSFET의 항복 전압을 초과할 수 있다.
*  링잉 파형은 복사/전도 전자기 간섭(EMI)을 일으킨다.

컨트롤러 기반 벅 설계에서는 MOSFET 선택을 입력 전압 범위에 따라서 할 수 있다. 최대의 효율을 위해서는 MOSFET의 전압 정격을 적정 사양보다 과하지 않게 하는 것이 좋다. 전압 정격이 높은 MOSFET일수록 더 비쌀 뿐만 아니라 커패시턴스가 더 높기 때문이다.

설계자들은 스위치 노드 링잉을 최소화하기 위해서 주로 3가지 기법을 사용한다:
1. PCB 레이아웃을 신중하게 함으로써 회로의 기생 루프 인덕턴스를 최소화할 수 있다.
2. 게이트 저항/부트스트랩 저항을 사용해서 제어 FET의 턴온 속도를 늦출 수 있다.
3. RC 스너버 회로를 사용해서 링잉을 감쇠할 수 있다.

PCB 레이아웃을 신중하게 하는 것은 굉장히 중요하다. 대부분의 경우에 링잉이 발생되는 근본적인 원인은 맨 첫 단계에서 원칙을 지키지 않기 때문이다. 만약에 나쁜 레이아웃 때문에 스위치 노드 링잉이 발생된 것이라면 이차 혹은 삼차 대비책이란 마치 구멍 난 파이프를 고치려고 하는 것이나 마찬가지다. 대부분 경우에 이차, 삼차 대비책이란 링잉을 억제할 수 있는 유연성이 가능하도록 PCB 레이아웃으로 자리를 남겨놓는 것이다. 그림 5는 최적의 부품 배치를 보여주는 PCB 레이아웃이다.

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[그림 3] RS = 3.3kΩ, CS = 0.1μF (전류 흐름 매칭)

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[그림 4] RS = 100kΩ, CS = 0.1μF (전류 흐름 미스매칭)


부트스트랩 저항은 제어 FET의 상승 에지 속도를 늦추고, 게이트 저항은 상승 및 하강 에지 둘 다를 늦출 수 있다. 경험적으로 가장 좋은 방법은 어느 쪽 위치로든 4.7Ω 저항을 시험해 보고 링잉이 향상되는 것이나 효율을 보고서 어떻게 하면 가장 좋을지 판단하는 것이다. 10Ω 이상의 저항 값은 권장되지 않는다.


RC 스너버 회로 값 계산


저항과 커패시터를 선택하기 위해서는 먼저 감쇠되지 않은 원래 회로의 링잉 주파수(fP)를 측정하는 것에서부터 시작한다(그림 6).

공식 2를 사용해서 Rsnub를 구할 수 있다.

Rsnjb = 1 / 4π x fP x CP                   (2)

이 공식에서, CP = 동기 FET의 기생 커패시턴스(Coss)이고, Csnub = CP의 3배의 절반이다.

Csnub를 구할 수 있는 또 다른 실제적인 방법은 동기 FET과 병렬로 커패시터 값들을 사용해서 시험해보는 것이다. 주파수가 원래 값의 절반일 때 Csnub 병렬 커패시터는 원래 회로의 기생 커패시턴스의 3배이다.

공식 3을 사용해서 스너버 회로의 전력 소모를 구할 수 있다.

Psnub = Csnub x V2snub x fSW / 2                   (3)

이 공식에서, Vsnub는 벅 컨버터의 최대 입력 전압이다. Psnub의 전력 소모에 특히 주의해야 하며, 이에 따라서 Rsnub의 케이스 크기를 선택한다. 예를 들어서 VIN = 15V, Csnub = 1nF, Rsnub = 2.7Ω, fSW = 500kHz이면, Psnub = 0.052W이다. 그러므로 Rsnub로 0603 또는 0805 케이스 크기를 사용하는 것이 적당하다.

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[그림 5] 최적화된 부품 배치 및 PCB 레이아웃

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[그림 6] fP 구하기


실수 4: Cdv/dt로 인한 게이트 턴온

동기 FET는 “동기 FET 부정 턴온”으로 인해서 영향을 받을 수 있다. 이것은 MOSFET 자신뿐만 아니라 전체 컨버터의 신뢰성에도 해로울 수 있다. 제어 FET가 턴온하면 동기 FET으로 높은 dv/dt가 나타난다(그림 7). 이 FET의 밀러 커패시턴스를 통해서 커패시티브 전류가 흐르고(IDG = Cgd x dv/dt), 동기 FET의 게이트 핀으로 결합한다(그림 8). 진성, 외부, 드라이버 저항이 형성하는 총 저항이 게이트와 소스 사이의 등가 MOSFET 임피던스보다 훨씬 낮으면 이렇게 결합된 커패시티브 전류가 위에서 언급한 저항 경로를 통해서 흐른다.

이 커패시티브 전류는 게이트 및 소스 MOSFET 핀으로 스퓨리어스 바운싱을 일으킨다. 이렇게 유도된 전압이 최소 임계 전압보다 높으면, 동기 FET가 부분적으로 턴온될 수 있고, 그럼으로써 입력과 접지 사이에 저 저항 경로를 생성한다. 이것이 매 스위칭 사이클로 원치 않는 전력 소모를 발생시키고, 그러면 컨버터 효율, 열 관리, 신뢰성을 떨어트린다. 그러므로 넓은 변환 비율을 사용하거나 동기 FET가 제어 FET보다 훨씬 큰(RDS(on)은 더 낮은) 설계에서는 Cdv/dt로 인한 게이트 턴온이 발생되지 않도록 유의해야 한다. 경험적으로, 동기 FET에는 게이트 저항을 피하는 것이 좋다.

그 밖의 흔한 실수

그 밖에도 다음과 같은 실수들이 있을 수 있다:
*  부적절한 핀 조건: 데이터 시트를 보고 각각의 핀 조건을 충족하는지 확인한다. 사용되지 않는 기능이나 핀의 적절한 상태와 관련해서 실수가 있을 수 있다.
*  너무 높은 크로스오버 주파수: 과속이 문제가 되듯이, 크로스오버 주파수를 스위칭 주파수의 1/5보다 높게 선택하면 문제가 될 수 있다. 위상 마진은 좋은 것처럼 보일지 몰라도, 잡음에 대한 취약성이 높아진다.
*  부적절한 보정 값으로 인한 낮은 위상 및 이득 마진: 직접 자신의 보드로 결과들을 확인하는 것이 좋다. 레퍼런스 디자인과 비교해서 자신의 보드로는 커패시터 특성이 다를 수 있기 때문이다.
*  보정을 설정하고서 후위에서 변경: 출력 커패시터 타입이나 인덕터 값 같은 것을 변경하고서는 보정 설정을 다시 하는 것을 잊어버릴 수 있다. 경우에 따라서는 비용 절감이나 부품 조달 문제 때문에 디자인을 변경할 수도 있다. 이런 변경을 할 때 실수하기 쉽다.
*  온도에 따른 전류 한계 변동: 어떤 설계자들은 전류 한계를 최대 전류에 가깝게 공격적으로 설정하고는 의아해하고는 한다. 전류 한계 설정 핀으로 온도 같은 것들로 인한 변동성을 감안해야 한다. 최악 상황까지를 감안해서 계산을 해야 한다.

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[그림 7] Cdv/dt로 인한 유도 전류 경로

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[그림 8] IDG의 영향을 보여주는 파형


맺음말

컨트롤러를 사용한 설계는 데이터시트 가이드라인만 잘 준수한다면 비교적 손쉽게 설계할 수 있다. 다만 이 글에서 설명하는 바와 같은 실수들을 저지르지 않도록 주의해야 한다. 그럼으로써 설계자들이 좀더 확신을 갖고 이러한 컨트롤러를 설계에 맞게 수정하거나 조정하여 제품을 더 빨리 시장에 내놓을 수 있다.

기사입력 : 2018-06-12



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